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#verilog #hardware #fpga

已删除 rust-hdl-sim-chips

由 Samit Basu 和 3 位贡献者 编写

0.1.0 2021年10月22日

#73 in #verilog


在 2 crate 中使用

MIT 协议

61KB
1.5K SLoC

RustHDL中用于测试的芯片仿真

依赖项

~6MB
~117K SLoC