Lib.rs

› 硬件支持 › RustHDL
#fpga #verilog #hardware

rust-hdl-ok-core

由 Samit Basu 及 3 位贡献者 编写

22 个版本 (14 个破坏性更新)

0.46.0 2023年7月2日
0.44.2 2023年3月25日
0.13.1 2022年12月2日
0.10.6 2022年9月15日
0.1.0 2021年10月22日

#765 在 硬件支持


被 3 crates 使用

MIT 许可协议

800KB
19K SLoC

基于 OpalKelly 的 FPGA 模块的通用支持代码，这些模块使用 FrontPanel HDL 接口

依赖项

~6.5–10MB
~178K SLoC