43个版本 (11个重大变更)
新 0.12.0 | 2024年8月21日 |
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0.11.1 | 2024年7月3日 |
0.8.1 | 2024年3月14日 |
0.5.6 | 2023年10月19日 |
0.1.3 | 2022年12月23日 |
#23 在 硬件支持
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Veryl是一种现代硬件描述语言。
该项目处于语言设计探索阶段。如果您有任何想法,请打开 问题。
文档快速链接
概述
Veryl是一种基于SystemVerilog的硬件描述语言,具有以下优点:
优化语法
Veryl采用针对逻辑设计优化的语法,同时基于SystemVerilog专家熟悉的基语法。这种优化包括可综合性的保证,确保仿真结果的一致性,并为常用习惯用语提供众多语法简化。这种方法使学习变得容易,提高了设计过程的可靠性和效率,并便于代码编写。
互操作性
考虑到与SystemVerilog的互操作性,Veryl允许与现有SystemVerilog组件和项目无缝集成和部分替换。此外,从Veryl转换的SystemVerilog源代码具有很高的可读性,可以实现无缝集成和调试。
生产力
Veryl附带丰富的开发支持工具,包括软件包管理器、构建工具、与主要编辑器(如VSCode、Vim、Emacs)兼容的实时检查器、自动完成和自动格式化。这些工具加快了开发过程,并显著提高了生产力。
具有这些功能,Veryl为设计师提供了强大的支持,使他们能够高效、高效地进行高质量的硬件设计。
示例
Veryl | SystemVerilog |
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安装
见 文档。
使用
// Create a new project
veryl new [project name]
// Create a new project in an existing directory
veryl init [path]
// Format the current project
veryl fmt
// Analyze the current project
veryl check
// Build target codes corresponding to the current project
veryl build
// Build the document corresponding to the current project
veryl doc
有关详细信息,请参阅 文档。
许可证
许可协议为以下之一:
- Apache许可证版本2.0,(LICENSE-APACHE 或 https://apache.ac.cn/licenses/LICENSE-2.0)
- 麻省理工学院许可证(LICENSE-MIT 或 http://opensource.org/licenses/MIT)
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贡献
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依赖关系
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