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#fpga #硬件 #verilog

已删除 rust-hdl-yosys-synth

由 Samit Basu 和 3 位贡献者 编写

0.1.0 2021年10月22日

#75 在 #verilog


用于 3 个crate

MIT 许可证

5KB
99 代码行

RustHDL crate的Yosys综合支持

依赖项

~6MB
~111K SLoC