iEDA Verilog 网表解析器
所属者 simintao.
#724 在 硬件支持
120KB 2.5K SLoC
Verilog 网表解析器属于 iEDA 项目。解析器读取网表 Verilog 文件到 EDA 工具。
Verilog 网表解析器使用 pest crate 构建语法树。
~2.1–4MB ~75K SLoC
build.rs