sverilogparse: Rust中的结构化Verilog解析器

这是一个用Rust编写的结构化Verilog解析器。

类似项目： https://github.com/OpenTimer/Parser-Verilog

lib.rs:

用Rust编写的结构化Verilog解析器。

用法

只需将一个[ArcStr]传递给SVerilog::parse_str。示例

use sverilogparse::SVerilog;

let _parsed = SVerilog::parse_str(arcstr::literal!(r#"
module simple (a, b);
input a;
output b;
not n1 (.a(a), .out(b));
endmodule
"#)).expect("parse error");