SystemVerilog 模拟

使用 Rust 编写的简单 SystemVerilog 模拟工具

项目范围

• 提供简单的 SystemVerilog 解析器
• 提供简单的分析工具
• 允许对简单项目进行设计验证

仓库内容

• src: 源文件
• sv: 测试的示例 SystemVerilog 文件

安装

sv-sim 使用 cargo 进行包管理。如果您想生成带样式的文档，提供了 generate_docs.sh。为了应用样式，必须初始化 git 子模块。

# Clone repo
git clone https://github.com/DMoore12/sv-sim.git

# Initialize submodules
cd ./sv-sim
git submodule init

# Run test file
cargo run -- ./sv/cu_top.sv none

# Generate documentation
sudo chmod +x generate_docs.sh
./generate_docs.sh

用法

sv-sim 使用 clap 进行参数解析。使用 cargo run -- --help 或 sv-sim[EXE] --help 查看输入参数和参数

参数

• log_level
  • 输出日志级别。默认为 error
• verbose
  • 在输出中提供额外的构建信息