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#28 in #system-verilog
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VLaDOS
(系统)Verilog语言 -- 一个明确开放的模拟器
VLaDOS是一个非常早期（可能存在缺陷）的alpha SystemVerilog编译器和模拟器。该项目的目标是
- 编译符合SystemVerilog LRM的代码
- 作为大多数其他知名编译器的替代品，例如Synopsys VCS、Mentor Questa或Cadence Xcelium
- 保持免费和开源，以便任何人都可以在任何主要计算平台上本地编译和运行SystemVerilog代码