Lib.rs

包含VLSI单元库编译的真值表的逻辑库。

我们接受解析的Liberty文件（libertyparse::Liberty）作为输入，并将输出平铺的真值表列表。

真值表是特殊的，因为它

1. 真值表与每个输出引脚相关，而不是每个单元。
2. 时序和组合元件都可以建模。时序元件具有内部状态。状态转换可以通过R/F事件（例如，触发器）来建模，或者纯0/1状态（例如，锁存器），或者它们的任意组合。
3. 有5个基本状态：0，1，X，Z，UNK。UNK表示未知输入。在现实中，它可以是0，1，X，Z中的任何一个。对于FF时钟引脚，我们有7个基本状态，上面提到的5个加上R，F。